|
回复 lujohn1971 的帖子
D03的说明
CLK>同步时钟设置
PLL1不使用外部同步时钟,主时钟由数字输入经PLL电路产生。(机器内置晶振不工作,时钟信号由数字输入信号解调。)
PLL2不使用外部同步时钟,主时钟由数字输入经PLL电路产生,但产生时钟信号经机内高精度晶振做信号噪声压制处理。(该模式要求数字信号输入质量品质较好,信号品质差会导致频繁脱锁,或者无法锁定,当出现上述情况,请切换为PLL1设置。)
W_OUT使用本机高精度时钟做频率同步输出。(详细频率在WOUT选项设置)
W_IN使用外部同步时钟输入,时钟信号通过75欧W_IN口输入。(要求使用75欧BNC链接线,降低阻抗不均而导致的信号干扰)
10M_IN使用外部时钟输入,10MHz时钟信号通过50欧 10M_IN口输入。(要求使用50欧BNC链接线,降低阻抗不均而导致的信号干扰)
MCK_IN使用512倍于正常采样频率的主晶振频率输入。
22.5792MHz 对应 44.1khz,88.2khz,176.4khz,358.2khz的编码频率。
而24.576MHz对应48khz,96khz,192khz,3864khz的编码频率。
注意:播放音乐期间,调整该选项有可能会发出巨大噪声。 |
|